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计算机底层04-计算机存储层次架构

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密战 发表于 2021-1-1 17:47:12 | 显示全部楼层 |阅读模式 打印 上一主题 下一主题
盘算机底层04-盘算机存储条理架构

上接:盘算机底层03-CPU工作原理
1. 存储器的分类

按照存储介质分类
​ 有磁芯,磁盘,光盘,半导体存储
按照存储性质分类
​ 易失性存储 非易失性存储 也叫做非恒久化存储 恒久化存储
​ 易失性存储通常指断电即丢失
按照性能条理分类
​ 主存 外存进行分类 而缓存为了弥补速度的差别性

存储分为主存,辅存和缓存 而主存里有RAM(易失性存储) ROM(非易失性存储)RAM可读可写,但是ROM在早期的时候是只可以读的 ,现代的ROM,可擦除ROM(EPROM,EEPROM)是可以读写的,所以现在区分RAM和ROM的关键在于ROM的恒久化,而早期的EPROM是由紫外线写的,现在已经被淘汰,后期出现EEPROM,电子可擦除,现在发展出NANDflash 是SSD颗粒,也是可擦除的随机存储,存储速度很快。
  2. 主存

RAM: SRAM静态RAM DRAM 动态RAM
ROM:PROM(一次性可编程) EPROM(可擦除可编程) EEPROM(电子可擦除) NANDflash
辅存:
缓存:
存储速度:
​ register–>cach–> MM–>buffer–> PM
两种存储器之间速度不一致就会使用缓存


MM的主要参数
主存容量:
​ Cell
​ Bit length
主存速度
​ MAT:存储访问时间—>发送一次指令到数据有效的进行读写的时间
​ MCT:存储周期 指两次操纵之间的间隔
​ Bandwidth:带宽 lanes*1s/mct
M.M技能发展:
​ SDR :single data rate 单速度
​ DDR:DOUBLE DATE RATE 速度是SDR的两倍(预读取)2bit
​ DDR2:预读取 读4bit
​ DDR3 DDR4:增加了频率 增加了一些功能
  3.缓存


办理CPU速度与主存速度的差别
Cache远大于主存又小于寄存器 把频仍操纵放到这里,这样读数据就在cache里读
数据热区:被频仍访问的步伐种有百分之八十只占步伐的百分之二十
缓存假设:步伐具有局部性
​ 时间局部性:一旦一个步伐被访问,那么他很快就会被访问
​ 空间局部性:一旦一个步伐被访问,那么他周边的步伐就会被访问
​ 满意以上两条的数据就将其放置在缓存中




提高掷中率方法:
​ (1)加大缓存容量 SRAM
​ (2)N路关联,多级缓存
​ L1 L1i(指令缓存) L1d(数据缓存)(违背了冯诺依曼原则)哈弗架构,每个core独享
​ L2 早期,所有核心共享,现在每个core独享
​ L3 都是core共享

​ register->l1cache->l2->l3->MM->buffer缓冲区->硬盘

来源:https://blog.csdn.net/qq_39889310/article/details/111991481
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